LTE-A系统物理下行链路的研究与FPGA实现
Research and FPGA Implementation of Physical Downlink in LTE-A System
为了满足目前移动通信对系统容量和传输可靠性越来越高的需求,LTE-A(Long Term Evolution-Advanced,高级长期演进)系统使用了正交频分复用技术和增强型MIMO技术,随着LTE-A网络大规模的引入和建设,系统容量和数据传输速率的大幅度增加也给LTE-A系统测试设备和软件带来更大的挑战.接收端能否准确恢复和解析信号将决定整个系统的性能,物理下行链路的处理和实现是整个LTE-A系统的关键部分,也是目前研究的重难点.FPGA(Field Programmable Gate Array,可编程门阵列)强大的并行处理能力和丰富的资源能够为LTE-A系统提供很好的基带实现平台.本文基于"LTE-A下行信号接收处理FPGA和DSP软件"的项目,结合项目需求和LTE-A协议标准,以优化系统性能和满足实时性要求为目标,主要对LTE-A系统物理下行链路的接收端进行研究和实现,并给出相应的FPGA设计方法.主要创新点与工作内容如下:1.本文对不同信道估计算法和插值算法的性能和算法复杂度进行了对比分析,采用最小二乘算法和一阶线性插值作为信道估计的FPGA实现方案,并给出了详细的FPGA设计方法.在20M带宽下,通过基带平台验证得到消耗时间为0.84ms,满足项目需求.2.对下行链路的不同信号检测算法进行了相应的研究和性能对比分析,针对球形译码的缺点提出一种基于M算法的贪心策略球形译码(Sphere decoding of greedy strategy based on M algorithm,SDBGS-M)算法,它让半径收敛得更快,能够很好地降低复杂度,SDBGS-1的检测复杂度比传统SD算法减少22%左右.对于8天线QPSK系统能减少25%左右.3.根据项目需求,整个系统是在传输分集模式下,本课题主要采用解SFBC(Space Frequency Block Code,空频块编码)算法,并给出了详细的FPGA设计方法,在20M带宽下,单个OFDM符号完成信号检测的消耗时间为0.008ms.同时在此基础上对QR分解检测算法进行了FPGA实现.4.本文对下行信道解资源映射过程以及下行信道接收端的主要处理模块进行了相应的研究和FPGA的详细设计,并且在基带平台上完成仿真和验证.最终完成了项目中信道估计,信号检测,解资源映射,PBCH,PCFICH,以及PDSCH接收端的整体仿真,并进行时序分析和资源使用分析,同时将实现方案应用在实际项目开发中.
- 作者：
- 易润
- 学位授予单位：
- 重庆邮电大学
- 专业名称：
- 电子与通信工程
- 授予学位：
- 硕士
- 学位年度：
- 2017年
- 导师姓名：
- 陈发堂
- 中图分类号：
- TN929.5
- 关键词：
- LTE-A；下行链路；物理信道；信号检测；FPGA
- LTE-A； downlink； physical channel； signal detection； FPGA