基于FPGA的高阶全数字锁相环研究设计
Research and Design of FPGA-Base High-Order Phase-Locked Loop
在卫星通信的高动态环境中,给接收机带来很多问题.其中高动态性能和高信噪比的矛盾尤为突出,为了提高接收机的动态性能需要增加跟踪环路的带宽,但会降低信噪比,反之提高信噪比,会减少跟踪环路带宽,降低动态性能.本文所设计的FLL辅助PLL的高阶锁相环能够解决这一问题.文中重点设计了锁相环中环路滤波器部分,针对卫星通信中的频率斜升信号,在锁相环的环路滤波部分提出了一种采用理想二阶2型环路滤波器设计的方法,即所设计的锁相环为三阶3型锁相环.文中对数字滤波器的设计做了详尽的介绍,对噪声性能和动态跟踪性能进行了分析,得出了环路噪声带宽及环路参数设定公式.理论分析及仿真结果验证了此三阶3型锁相环对频率斜升信号具有很强的捕获能力,能达到零稳态相差.同时在滤波环路的K滤波器中采用了自动变K模块.针对锁相环的高信噪比和高动态跟踪能力这对矛盾,本文提出了一种可调整权值的二阶FLL辅助三阶PLL的高阶锁相环,提高了锁相环捕获高动态信号的能力,且在FLL切换到PLL的过程中不会出现信号不连续的问题.为了减小锁相环的体积,提出了一种基于矩形波积分算法来设计环路滤波器.该滤算法可以减小实现复杂度,减小具体结构的体积,并对高动态环境下的信号具有良好的动态跟踪性能.最后,用VHDL语言实现了所设计的FLL辅助PLL高阶锁相环,通过在Quartusii上仿真分析验证了锁相环中所采用算法的有效性,并在FPGA开发板上进行了硬件调试,验证,得到了满意的结果.
- 作者：
- 杨霞玉
- 学位授予单位：
- 沈阳航空航天大学
- 专业名称：
- 信号与信息处理
- 授予学位：
- 硕士
- 学位年度：
- 2013年
- 导师姓名：
- 孙延鹏
- 中图分类号：
- TN911.8
- 关键词：
- 锁相环；FPLL；CSD编码；FPGA
- Phase-locked loop；FPLL；CSD code；FPGA